《數(shù)字電路與數(shù)字邏輯》2023年春學(xué)期在線作業(yè)2題目
試卷總分:100 得分:100
一、單選題 (共 10 道試題,共 30 分)
1.觸發(fā)器可以記憶（）位二值信號(hào)。
A.1
B.2
C.4
D.8
2.()中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。
A.移位寄存器
B.寄存器
C.存儲(chǔ)器
3.下列不屬于PLD編程連接點(diǎn)的形式是（）
A.固定連接
B.編程連接
C.不固定連接
D.不連接
4.二進(jìn)制數(shù)100111011轉(zhuǎn)換為八進(jìn)制數(shù)是：()
A.164
B.543
C.473
D.456
5.多諧振蕩器有（）
A.兩個(gè)穩(wěn)態(tài)
B.一個(gè)穩(wěn)態(tài)，兩個(gè)暫穩(wěn)態(tài)
C.一個(gè)穩(wěn)態(tài)，一個(gè)暫穩(wěn)態(tài)
D.兩個(gè)暫穩(wěn)態(tài)
6.與其他接口芯片和 D/A 轉(zhuǎn)換芯片不同， A/D 轉(zhuǎn)換芯片中需要編址的是 （）
A.處于轉(zhuǎn)換數(shù)據(jù)輸出的數(shù)據(jù)鎖存器
B.A/D 轉(zhuǎn)換電路
C.模擬信號(hào)輸入的通道
D.地址鎖存器
7.FPGA的中文全稱(chēng)是（）
A.通用陣列邏輯
B.現(xiàn)場(chǎng)可編程門(mén)陣列
C.可編程邏輯陣列
D.可編程陣列邏輯
8.邏輯表達(dá)式通過(guò)邏輯變量、常量、()來(lái)描述邏輯函數(shù)的因果關(guān)系
A.邏輯運(yùn)算
B.程序
C.符號(hào)
D.偽代碼
9.觸發(fā)器的次態(tài)不僅與輸入信號(hào)狀態(tài)有關(guān)，而且與()有關(guān)。
A.觸發(fā)器原來(lái)的狀態(tài)
B.輸出信號(hào)狀態(tài)
C.觸發(fā)器目前狀態(tài)
10.在數(shù)字電路中，用來(lái)存放二進(jìn)制數(shù)據(jù)或代碼的電路稱(chēng)為().
A.寄存器
B.轉(zhuǎn)發(fā)器
C.存儲(chǔ)器
二、多選題 (共 10 道試題,共 30 分)
11.在555定時(shí)器外部配上幾個(gè)適當(dāng)?shù)淖枞菰?，就可以方便地?gòu)成（）
A.施密特觸發(fā)器
B.單穩(wěn)態(tài)觸發(fā)器
C.多諧振蕩器
D.變換電路
12.通用陣列邏輯GAL是（）
A.可用電擦除的
B.可重復(fù)編程的高速PLD
C.具有加密的功能
D.不可重復(fù)編程的高速PLD
13.VHDL的基本構(gòu)件有（）
A.實(shí)體（Entity）
B.結(jié)構(gòu)體(Architecture)
C.配置（Configuration）
D.程序包（Package）
E.庫(kù)（Library）
14.單穩(wěn)態(tài)觸發(fā)器具有()功能
A.定時(shí)
B.延時(shí)
C.整形
D.譯碼
15.按照邏輯功能的不同特點(diǎn)，通常將時(shí)鐘控制的觸發(fā)器分為()等幾種類(lèi)型。
A.RS觸發(fā)器
B.JK觸發(fā)器
C.T觸發(fā)器
D.D觸發(fā)器
16.RAM具有哪些優(yōu)點(diǎn)（）
A.成本低
B.功耗小
C.適用于大容量數(shù)據(jù)存儲(chǔ)
D.可以計(jì)數(shù)
17.ROM具有哪些優(yōu)點(diǎn)（）
A.成本低
B.速度快
C.靈活性強(qiáng)
D.可讀可寫(xiě)
18.主從RS觸發(fā)器具有（）特點(diǎn)。
A.主從控制從根本上解決了直接控制的問(wèn)題
B.CP=1期間接收
C.CP下降沿觸發(fā)翻轉(zhuǎn)
19.寄存器按照功能不同,可分為以下哪兩類(lèi)()
A.計(jì)數(shù)器
B.基本寄存器
C.移位寄存器
D.數(shù)碼寄存器
20.分析組合電路的目的是確定已知電路的邏輯功能，其步驟大致是:()。
A.寫(xiě)出個(gè)輸出端的邏輯表達(dá)式
B.化簡(jiǎn)和變換邏輯表達(dá)式
C.列出真值表
D.確定功能
三、判斷題 (共 20 道試題,共 40 分)
21.在組合邏輯電路中，任一時(shí)刻的輸出信號(hào)不僅和當(dāng)時(shí)的輸入信號(hào)有關(guān)，而且還與原來(lái)的狀有關(guān)
22.時(shí)序電路不含有記憶功能的器件。
23.量化誤差是由ADC的有限分辨率所引起的誤差
24.動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器不需要刷新操作和再生操作
25.把十進(jìn)制數(shù)193轉(zhuǎn)換成相應(yīng)的八進(jìn)制數(shù)是301。
26.組合電路不含有記憶功能的器件。
27.異步時(shí)序電路的各級(jí)觸發(fā)器類(lèi)型不同
28.由兩個(gè)TTL或非門(mén)構(gòu)成的基本RS觸發(fā)器,當(dāng)R=S=0時(shí),觸發(fā)器的狀態(tài)為不定
29.分辨率是指能夠?qū)D(zhuǎn)換結(jié)果發(fā)生影響的最小輸入量
30.若兩個(gè)函數(shù)具有不同的邏輯函數(shù)式，則兩個(gè)邏輯函數(shù)必然不相等。
31.把二進(jìn)制數(shù)100110轉(zhuǎn)換成相應(yīng)的十進(jìn)制數(shù)是38。
32.同步觸發(fā)器存在空翻現(xiàn)象,而邊沿觸發(fā)器和主從觸發(fā)器克服了空翻
33.隨機(jī)存儲(chǔ)器是一種只能讀出，不能寫(xiě)入的存儲(chǔ)器
34.N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度（進(jìn)制數(shù)）為n的計(jì)數(shù)器。
35.全部輸入是1輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。
36.555定時(shí)器電路是一種雙極型中規(guī)模集成電路
37.異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。
38.邏輯函數(shù)兩次求反則還原，邏輯函數(shù)的對(duì)偶式再作對(duì)偶變換也還原為它本身。
39.無(wú)論是那一種ADC，都是要把連續(xù)的模擬量轉(zhuǎn)換成離散的數(shù)字量
40.實(shí)際中,常以字?jǐn)?shù)和位數(shù)的乘積表示存儲(chǔ)容量
奧鵬，國(guó)開(kāi)，廣開(kāi)，電大在線，各省平臺(tái)，新疆一體化等平臺(tái)學(xué)習(xí)
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